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蘋果芯片“拼裝”的秘方，在專利裡找到了
蘋果於3月9日公佈其迄今最強自研電腦芯片M1 Ultra，它將兩個M1 Max芯片拼在一起，使得芯片各項硬件指標直接翻倍，這背後的關鍵技術即是蘋果創新定製的封裝架構UltraFusion。千芯科技董事長陳巍通過分析蘋果公司與其芯片代工廠台積電的專利和論文，對這一先進封裝技術進行解讀。
2022年3月，蘋果又一次觸動了芯片界的游戲規則。蘋果發布的M1 Ultra芯片，是迄今為止該公司最強大的芯片，卻是一個“拼裝貨”。盡管很多計算芯片已採用Chiplet（芯粒）技術提升性能，但“拼裝貨”M1 Ultra的性能還是讓PC界震撼了。
M1 Ultra支持高達128GB的高帶寬、低延遲統一內存，支持20個CPU核心、64個GPU核心和32核神經網絡引擎，每秒可運行高達22萬億次運算，提供的GPU性能是蘋果M1芯片的8倍，提供的GPU性能比最新的16核PC台式機還高90%。
蘋果的新M1 Ultra芯片“拼裝”性能之所以成為可能，要歸功於其UltraFusion架構。其實，UltraFusion功能早已內置於之前發布的蘋果M1 Max芯片中，但直到3月的蘋果Peek Performance活動才被明確提出。
▲蘋果公司M1 Ultra的UltraFusion架構
M1 Ultra芯片的UltraFusion架構使用 硅中介層（Silicon Interposer）和 微型凸塊（Micro-Bump），將芯片連接到超過10,000個信號。
該技術提供2.5TB/s的超高處理器間帶寬，以及低延遲。這一性能是其他多芯片互連技術帶寬的4倍多。這個速率帶寬也明顯領先於英特爾、AMD、Arm、台積電和三星等眾多行業巨頭組成的通用芯粒互連聯盟（UCIe）當前的性能。
▲英特爾等巨頭主推的UCIe
根據蘋果公司和台積電已發表的專利和論文，我們從2.5D/3D互連和技術層面解析UltraFusion封裝架構。
01. 芯片封裝走向2.5D/3D互連
按摩爾定律描述，芯片上的晶體管數量每24個月翻一番。這對於CPU、GPU、FPGA和DSA依然適用。
▲芯片晶體管數量逐漸增長（Y. H. Chen et al., 2020）
隨著芯片算力呈指數級增長，芯片尺寸逐漸超出光刻掩模版尺寸，系統級封裝（System on Package，SoP），特別是Chiplet技術，成為維持摩爾定律，超越掩模版限制的有效方式。（Y. H. Chen et al., 2020）
圖靈獎得主姚期智院士也非常重視Chiplet技術，在2020年指導成立了中國自己的Chiplet產業聯盟，該聯盟與北極雄芯共同為國內設計企業提供Chiplet交流合作的平台和高性價的解決方案。
▲高性價比的Chiplet方案（北極雄芯/中國Chiplet產業聯盟提供）
通過快速發展的片間互連技術和封裝技術，摩爾定律從單獨的晶體管縮放（摩爾定律1.0）演變為系統級縮放（被業界戲稱為摩爾定律2.0）。
▲片間互連技術逐年快速發展（Y. H. Chen et al., 2020）
封裝從2D（二維）逐漸發展到2.5D和3D。集成電路從擴大面積和立體發展兩條路來提升整體性能。
▲封裝從2D（二維）逐漸發展到2.5D和3D（Kuo-Chung Yee et al., 2020）
02. 從蘋果台積電專利論文，解析UltraFusion架構
從M1 Ultra發布的UltraFusion圖示，以及蘋果及其代工廠（台積電）的公開專利和論文來看，UltraFusion應是基於台積電第五代CoWoS Chiplet技術的互連架構。
▲蘋果公司Chiplet專利與M1 Ultra（參考專利US 20220013504A1）
Chip-on-Wafer-on-Substrate with Si interposer（CoWoS-S）是一種基於TSV的多芯片集成技術，被廣泛應用於高性能計算（HPC）和人工智能（AI）加速器領域。
隨著CoWoS的進步，可製造的中介層（Interposer）面積穩步增加，從一個全掩模版尺寸（大約830mm2）到兩個掩模版尺寸（大約1700mm2）。中介層的面積決定了最大的封裝後的芯片的面積。
第5代CoWoS-S（CoWoS-S5）達到了大至三個全光罩尺寸（~2500mm2）的水平。通過雙路光刻拼接方法，該技術的硅中介層可容納1200mm2的多個邏輯芯粒和八個HBM（高帶寬內存）堆棧。芯粒與硅中介層的採用面對面（Face to Face，互連層與互連層對接）的連接方式。
▲CoWoS技術所能承載的總芯片面積逐漸增大（P. K. Huang 2021）
在UltraFusion技術中，通過使用裸片縫合（Die Stitching）技術，可將4個掩模版拼接來擴大中介層的面積。在這種方法中，4個掩模被同時曝光，並在單個芯片中生成四個縫合的“邊緣”。
▲UltraFusion架構互連技術（單層與多層，參考專利US 20220013504A1/US 20210217702A1）
根據蘋果公司的專利顯示，在這一技術中，片間互連可以是單層金屬，也可以是多層金屬。（US 20220013504A1/US 20210217702A1）
03. 六大技術特別優化
UltraFusion不僅僅是簡單的物理連接結構。在這一封裝架構中，有幾項特別優化過的技術。（P. K. Huang 2021）
1）低RC互連
在UltraFusion中，有新的低RC（電容x電阻=傳輸延遲）金屬層，以在毫米互連尺度上提供更好的片間信號完整性。
與多芯片模塊（MCM）等其他封裝解決方案相比，UltraFusion的中介層在邏輯芯粒之間或邏輯芯粒和存儲器堆棧之間提供密集且短的金屬互連。片間完整性更好，且能耗更低，並能以更高的時鐘速率運行。這種新的中介層互連方案將走線電阻和通孔電阻降低了50%以上。
▲跨中介層傳輸的互連功耗控制（US 20210217702A1）
2）互連功耗控制
蘋果的專利顯示，UltraFusion使用了可關閉的緩沖器（Buffuer），進行互連緩沖器的功耗控制，有效降低暫停的互連線的能耗。
3）優化TSV
高縱橫比的硅通孔（TSV）是硅中介層技術另一個非常關鍵的部分。UltraFusion/CoWoS-S5重新設計了TSV，優化了傳輸特性，以適合高速SerDes傳輸。
4）集成在中介層的電容（iCAP）
UltraFusion在中介層集成了深溝槽電容器（iCap），幫助提升芯片的電源完整性。集成在中介層的電容密度超過300nF/mm2，幫助各芯粒和信號互連享有更穩定的供電。
5）新的熱界面材料
UltraFusion通過集成在CoWoS-S5中的新型非凝膠型熱界面材料（TIM），熱導率>20W/K，覆蓋率達到100%，為各個高算力芯粒提供更好的散熱支持，從而增強整體散熱。
▲通過Die-Stitching提高良率並降低成本（US 20220013504A1）
6）通過Die-Stitching技術有效提升封裝良率降低成本
UltraFusion中，僅將KGD（Known Good Die）進行鍵合，這樣避免了傳統的WoW（Wafer on Wafer）或CoW（Chip on Wafer）中失效的芯粒被封裝的問題，進而提升封裝後的良率，降低了整體的平均成本。（壞的芯片越少，在固定的流片和研發費用前提下，單芯片平均成本就越低）
04.
結語：為更強算力芯片提供想像空間
本文中，我們從蘋果公司和台積電的專利和論文出發，對UltraFusion技術進行了初步的解析。
UltraFusion充分結合了封裝互連技術、半導體製造和電路設計技術，為整合面積更大、性能更高的算力芯片提供了巨大的想像空間，為計算架構的發展提供了非常好的助力和參照。
本文來自微信公眾號“芯東西”（ID:aichip001），作者：陳巍 千芯科技，36氪經授權發布。
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