CXL 3.0設計規範公布,強化CPU與其他加速器溝通效率、加大數據傳輸速率

併入OpenCAPI標準之後,CXL (Compute Express Link)聯盟稍早對外公布3.0版本設計規範,主要擴展架構設計與數據傳輸管理能力,並且強化CPU與其他加速器溝通連動效率。

CXL 3.0設計規範公布,強化CPU與其他加速器溝通效率、加大數據傳輸速率
CXL 3.0設計規範公布,強化CPU與其他加速器溝通效率、加大數據傳輸速率

CXL聯盟總裁Siamak Tavallaei表示,CXL技術將持續協助推動現代化數據中心所需異構與可擴展組合設計,藉由提高運算效能表現,使人工智慧、機器學習等應用可以透過更高密集工作負載完成。

而此次公布的CXL 3.0設計規範,則是增加結構管理功能,其中包含支援多Fabric連接、強化管理與組合分類,並且改善記憶體共享、池化 (Pooling)與強化的一致性,並且加入P2P對等通訊與軟體功能。

另外,CXL 3.0設計規範將數據傳輸速率提升至64 GT/s,將是當前CXL 2.0規範的2倍以上,同時向下相容CXL 2.0、CXL 1.1與CXL 1.0設計規範。

CXL 3.0設計規範公布,強化CPU與其他加速器溝通效率、加大數據傳輸速率
CXL 3.0設計規範公布,強化CPU與其他加速器溝通效率、加大數據傳輸速率

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