半導體狂潮II 先進封裝之戰

吳旻蓁╱先探2128期
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【吳旻蓁╱先探2128期】

過去數十年來,半導體製程延續著摩爾定律持續升級,晶片中的電晶體線寬從數十微米逐漸縮小到奈米等級,且晶片內部的電晶體密度大約每十八個月就會增加一倍,因此對廠商來說,雖然投資總成本增加,但因為同一片晶圓,可以切出更多、效能更好的晶粒,因此仍可有效降低產品平均售價。

然而,當先進製程技術已走到七奈米、五奈米,甚至朝三奈米、二奈米製程邁進的同時,電晶體大小正不斷逼近原子的物理體積極限,對於製程的投資規模及技術難度也越來越高,研調機構IBS指出,十奈米製程開發費用約為一.七四億美元,七奈米衝上三億美元,五奈米已要價四.三六億美元,三奈米更是飆到六.五億美元,故能夠投入先進製程的廠商快速減少;而美國喬治城大學安全與新興技術中心(CSET)調查則指出,過去三個世代,台積電做出的晶粒平均價格都大幅下滑,但最新的五奈米卻因需用到昂貴的EUV(極紫外光)設備,進而墊高成本,使五奈米平均價格比前一代高出五美元。

後摩爾時代來臨

眼看摩爾定律發展面臨到瓶頸、製程微縮的經濟效益不在,與此同時,5G、人工智慧(AI)、車聯網等應用正快速興起,推升核心運算晶片朝更高效能、低成本、低功耗等趨勢邁進,於是,為了繼續提升晶片效能,並讓晶片維持小體積,半導體業者不得不另闢新戰場,除了持續發展先進製程外,更將目光轉向晶片在電路板上的布局,於是異質整合概念因運而生,先進封裝技術被視為是延續摩爾定律的一大重要關鍵。

簡單來說,封裝就像是替晶片量身訂做一個外殼,這個外殼不僅要保護晶片在工作時不受外界的水氣、灰塵、靜電等因素影響,還需要滿足散熱條件,以及固定晶片等需求,以維持晶片的可靠度及安全性。而有別於過去的封裝,是將同質晶粒(die)封在一起,所謂的異質整合,顧名思義,指的就是將兩個、甚至多個不同性質的電子元件,如邏輯晶片、感測器、記憶體等,整合進單一封裝裡,或是利用2.5D、3D等多維度空間設計,將不同元件堆疊在單一晶片中。

也因為可透過堆疊產生一顆高效能晶片,因此僅最重要的晶片需要先進製程,其他晶片則可用舊有製程代替,可大幅降低成本,因此先進封裝提供了更好的性價比。研究機構Yole Developpement就預估,一八到二四年全球先進封裝市場的複合年成長率為八.二%,預估到二五年時,先進封裝有望占據整個半導體市場的半壁江山。而台灣作為全球封測重鎮,先進封裝的比重也將逐年增加,根據工研院產科國際所預估,至二○二五年先進封裝將占整體封裝營收比重達四二.五%。

三強由先進製程跨入先進封裝

先進封裝的龐大前景,吸引眾多廠商蜂擁而至,除傳統的OSAT封測廠(委外封裝測試代工)和IDM(垂直整合元件製造)廠之外,晶圓廠、基板/PCB供應商、設備商、封測材料等業者也朝此領域進軍。由此可見,先進封裝技術已無疑是未來封測產業的重中之重,更將成為主導下一階段半導體技術的重要發展指標。

而為了取得決勝關鍵點,市場目光所在的三大半導體龍頭企業台積電、英特爾(Intel)、三星(Samsung)均早在多年前就開始布局先進封裝領域,法人指出,若能包辦前段晶圓製造與後段封裝製程,打造高度整合的一條龍供應鏈,就能與客戶間達成更緊密的連結合作,由此三強爭霸戰逐漸從先進製程擴展到先進封裝領域。

台積電自○九年開始跨入封裝領域,致力將前端先進製程的晶圓代工與後段封測整合為解決方案,就是希望滿足客戶一次到位的需求。目前台積電已有整合扇出型封裝(InFO)、CoWoS(基板上晶圓上晶片封裝)等技術,其中InFO更被視為是台積電緊握大客戶蘋果訂單的法寶之一。

進一步來看,InFO封裝技術其實就是FOWLP(Fan-Out Wafer level Package),該技術是由德國大廠英飛凌(Infineon)於○八年所提出的扇出型晶圓級封裝,主要特色就是不需要再用到IC基板,因此可以大幅降低晶片的厚度,但當初因為製程良率始終無法提升的問題,導致此技術在被提出之後,並未獲得相關半導體廠商的大量採用。